上/下电阻器的详细说明

除了上一节中讨论的使用上拉电阻的基本方法外，上拉电阻还可以增加高电平电压阈值，以利于前后级信号的匹配。

例如，当TTL逻辑电平驱动CMOS逻辑电平时，我们通常会添加一个上拉电阻R1，如下图所示：但是为什么？让我们看一下TTL电平标准图和CMOS电平标准图，如下图所示：可以看出TTL逻辑输出的最大低电平VOLMAX（0.4V）小于CMOS逻辑输入的最大低电平VILMAX（0.3×VCC = 1.5V），因此，TTL低电平驱动CMOS逻辑没有问题，但是TTL逻辑输出的最小高电平VOHMIN（2.4V）低于CMOS逻辑输入值VIHMIN的最小高电平（0.7×VCC ＝ 3.5V），换句话说，CMOS逻辑可能不能识别TTL逻辑高电平（注意单词“可以”）。

那么为什么在添加上拉电阻后TTL逻辑可以可靠地驱动CMOS逻辑呢？让我们看一下TTL逻辑电路的输出结构，如下图所示：（下图来自TI的六个反相器7404数据表）实际上，所有TTL逻辑输出结构都是相同的，如下图所示。

下图。

2个输入和门：（下图来自TI的四个2输入和门7408数据表）。

如下图所示，是2输入或门：（下图来自TI的4个2输入或门7432数据表）。

其他TTL逻辑输出结构相似，因此在此不再赘述。

当TTL逻辑输出为高电平时，内部状态如下图所示：根据TTL电平标准，输出高电平VOH至少为2.4V（VOHMIN = 2.4V），即输出电压可能也高于或低于CMOS高电压。

平坦输入识别阈值的最小值为3.5V（不可靠），添加上拉电阻后的TTL逻辑电路的状态如下图所示：当存在上拉电阻R4时，晶体管Q3和二极管D2均处于截止状态，因此输出电平被上拉至5V的高电平，该电平正确超过最小值（3.5V） CMOS逻辑高电平判断阈值的阈值，从而CMOS逻辑电路可以可靠地进行高电平判断。

但是，CMOS逻辑电平又可以可靠地驱动TTL逻辑电平。

读者可以将两者的逻辑级别标准图进行比较，以使事实更清楚。

上拉电阻还可以提高MCU引脚的高级驱动能力。

正如我们已经介绍的那样，任何单片机的IO引脚的驱动电流都受到限制（例如STM32单片机的引脚的驱动容量为25mA），如下图所示：3.3 V单片机的IO引脚可以驱动高达约132欧姆的电阻。

如果驱动器的电阻（负载）小于132欧姆，则输出高电平“ H”被驱动。

由于电流驱动能力不足，电流会降低。

这时，我们可以添加一个上拉电阻，如下图所示：100 ohm负载需要大约33mA的驱动电流，但是单片机的IO引脚只能提供25mA，另外8mA将由3.3V直流电源通过上拉电阻R1提供。

在高速数字设计电路中，信号传输路径可以用传输线来表征。

通常，差分传输线的阻抗约为100欧姆，单端传输线的阻抗约为50欧姆。

如果接收端的输入阻抗与传输线的阻抗不匹配（匹配等于含义），则会引起信号反射，如下图所示：实际上，大多数接收端的输入阻抗要大得多。

比传输线的阻抗大。

直接将信号从传输线连接到接收端肯定会引起反射，从而导致信号完整性（SignalIntegrity，SI）问题。

因此，我们通常使用各种端接方法进行阻抗匹配。

添加下拉电阻是方法之一，如下图所示：您还可以结合使用上下电阻来匹配阻抗（远距离戴维宁端子），如下图所示：如果读者拥有DDRIISDRAM应用经验的人，他们会发现存在一个VTT电压，如下图所示：VTT是终止电压，通常为VDDQ的一半。

差分传输线的端接原理也相似。

有关更多细节，请参考系列文章“高速数字逻辑电平标准的SSTL”。

术语“高速PCB设计的终止”和“高速PCB设计的终止”，在此不再赘述。

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