如何设计DDR内存电源？

如今，DDR电源面临的巨大挑战是如何在高瞬态负载的极端条件下控制输出电压。

CMOS逻辑系统的功耗主要与时钟频率，系统中每个门的输入电容以及电源电压有关。

在减小器件尺寸之后，还减小了电源电压，从而大大减小了栅极层中的功耗。

这种低压设备具有较低的功耗和较高的运行速度，从而可以将系统时钟频率提高到千兆赫兹水平。

在这些高时钟频率下，阻抗控制，正确的总线端接和最小的交叉耦合可产生高保真时钟信号。

传统上，逻辑系统仅在一个时钟沿上为数据提供时钟，而双倍数据速率（DDR）存储器则为时钟的上升沿和下降沿提供时钟。

它在不增加系统功耗的情况下使数据传输速度加倍。

高数据速率要求仔细设计时钟分配网络，以最大程度地减少振铃和反射的影响，这可能会导致逻辑设备意外计时。

图1显示了两种可选的总线端接方案。

在第一种解决方案（A）中，将总线终端电阻器放置在配电网络的末端并接地。

如果总线驱动器处于低电平状态，则电阻器的功耗为零。

在高状态下，电阻器的功耗等于电源电压（VDD）的平方除以总线电阻（源阻抗加端接电阻）。

平均功耗是电源电压的平方除以总线电阻的两倍。

图1 VTT终止电压降低了一半。

在第二方案（B）中的终端功耗，终端电阻连接到电源电压（VTT），并且电源电压是VDD电压的一半。

电阻器的功耗是恒定的，并且与电源电压无关。

它等于VTT的平方（或（Vdd / 2））除以终端电阻。

与第一种方法相比，该方法仅产生功耗的1/2，但是需要额外的电源。

同时，它对电源有一些特殊要求。

首先，其输出必须为驱动器电压（VDD）的一半；其次，它需要同时输出电流和汲取电流。

当驱动器输出电压低时，电流来自VTT电源。

但是，当驱动器为高电平时，电流会流入电源。

最后，当系统数据更改时，电源还需要在模式之间切换，并且必须提供低的源阻抗，直到接近系统时钟速率为止。

根据终端电阻，时钟频率和系统电容，确定峰值功耗相对容易。

估计平均功耗要困难一些，它可能比峰值功耗的1/10低好几倍。

由于系统是动态的，并且没有真正固定的时钟速率，因此并非每个周期都为数据提供时钟，并且会有一些三态设备，因此您需要考虑所有这些因素。

平均电流是验证系统测量值的重要值，因为确定正确的电源拓扑非常重要。

例如，您可能需要在开关电源的低功耗与线性稳压器的低成本和小尺寸之间进行权衡。